集成电路实验报告

集成电路实验报告

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实验一：反相器的设计及反相器环的分析

一、实验目的

1、学习及掌握cadence图形输入及仿真方法；

2、掌握基本反相器的原理与设计方法；

3、掌握反相器电压传输特性曲线VTC的测试方法；

4、分析电压传输特性曲线，确定五个关键电压 VOH 、VOL 、VIH 、VIL 、VTH 。

二、实验内容

本次实验主要是利用 cadence 软件来设计一基本反相器(inverter)，并利用 仿真工具 Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC,

Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平VOH 、输出低电平VOL 、输入高电平VIH 、输入低电平VIL 、阈值电压 VTH 。

三、实验步骤

1.在cadence环境中绘制的反相器原理图如图所示。

2.在Analog Environment中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns。其输入输出波形如图所示。

分开查看：

分析：反相器的输出波形在由低跳变到高和由高跳变到底时都会出现尖脉冲，而不是直接跳变。其主要原因是由于MOS管栅极和漏极上存在覆盖电容，在输出信号变化时，由于电容储存的电荷不能发生突变，所以在信号跳变时覆盖电容仍会发生充放电现象，进而产生了如图所示的尖脉冲。

3.测试反相器的电压传输特性曲线，采用的是直流分析(DC),我们把输入信号修改为5V直流电源，如图所示。

4.然后对该直流电源从0V到5V进行线性扫描,进而得到电压传输特性曲线如图所示。

5.为反相器创建symbol，并调用连成反相器环，如图。

6.测量延时，对环形振荡器进行瞬态分析，仿真时间为4ns，bcd节点的输出波形如图所示。

7.测量上升延时和下降延时。 (1)测量上升延时：可以利用计算器(calculator)delay函数来计算信号c与信号b间的上升延时和下降延时如图所示。所以上升延时tpLH=91.933ps

(2)测量下降延时：同样方法可以测得信号c与信号b间的下降延时如图所示。所以下降延时为tpHL=124.8ps

8.测量上升时间。可利用计算器中的risetime函数来计算信号c的上升时间，如图所示。所以，信号c的上升时间156.2689ps

实验二：反相器优化及反相器链分析

一、实验目的

1、学习及掌握cadence图形输入及仿真方法；

2、掌握生成symbol的两种方法；

3、利用基本反相器设计反相器环，并分析其延时；

4、掌握使用计算器(Calculator)以及直接测量上升、下降延时的方法。

二、实验内容

本实验主要利用cadence软件来设计一由反相器环(奇数个)构成的环形振荡器，并利用计算器(Calculator)来分析环形振荡器的延时。

三、实验步骤

1、绘制反相器链

绘制的反相器链如图所示，各反相器的MOS管尺寸如下：栅长length设置为变量len，而宽度设置为：

invX1：a*Wid for PMOS,Wid for NMOS invX4：a*b*Wid for PMOS,b*Wid for NMOS invX16：a*b*bWid for PMOS,b*b*Wid for NMOS invX64：a*c*Wid for PMOS,c*Wid for NMOS

2、瞬态分析

进入Analog Environment中，进行瞬态分析之前必须得设置好参量。其中，a=2,b=4,c=64,Len=600n,Wid=1.5u。也就是说，反相器是二比一的反相器，并且每一级按放大倍数为4的比例放大，所有MOS管的栅长为600n，而最小MOS管的宽为2*1.5u。所以，原理图中所有MOS管的尺寸都已经确定下来。

进行瞬态分析，仿真时间为8ns，输出波形如图所示：

3、测量IN3与IN2间的延时

(1)测量上升延时：可以利用计算器(calculator)delay函数来计算信号IN3与信号IN2间的上升延时和下降延时。

同理，测量出IN3与IN2间下降延时如图所示。

4、测量IN2与OUT间的延时。

5、确定最优的PMOS/NMOS宽度之比a。使用变量仿真，通过改变PMOS/NMOS宽度之比a的值，来确定最快的情况。a由1->3变化，步进为0.2，输出IN2与OUT的波形如图所示：

由上图可以看出，当a由1->3变化时，IN2与OUT间的延时相当接近，所以我们可以认为静态CMOS属于无比逻辑。我们放大HL部分如图所示。我们可以发现最快的情况是当a=1时，此时PMOS与NMOS尺寸相同。

另外，我们可以放大LH部分如图所示。由图可知，选择a=1.5，更接近最优的上升延时。

6、确定最优的放大倍数b 同样，在这里我们使用变量仿真，通过b的值，来确定最快的情况。b由3->8变化，步进为1，输出IN2与OUT的波形如图所示，IN2与OUT间的延时也相当接近。

(1)放大LH部分如图所示。由图可以看出当b=4时，最小的上升延时为670ps

同样，可以利用计算器中的delay函数来确定变量b与延时的关系，输出图形如图所示。由图可以看出，当b=4.0时，最小的上升延时为645ps。

(2)放大HL部分如图所示。由图可以看出当b=4时，最小的下降延时为510ps

同样，可以利用计算器中的delay函数来确定变量b与延时的关系，输出图形如图所示。由图可以看出，当b=3.98时，最小的下降延时为645ps。

所以，由上分析可知，b=4时延时最小。

实验三：版图的绘制

一、实验目的

1、学习及掌握cadence图形输入及仿真方法；

2、利用反相器设计反相器链，并对其进行尺寸的优化；

3、学会反相器优化的基本方法；

4、进一步掌握上升延时、下降延时的测量方法。

二、实验内容

主要内容是为反相器设计版图。

三、实验步骤

1、反相器版图绘制

(1)绘制n有源区，如图所示。其尺寸为5×13，即NMOS的宽为1.5um。

(2)绘制NMOS栅极，如图所示，NMOS管的长为600nm。 (2)在有源区中放置两个接触，如图所示，其尺寸为2×2。该接触的主要作用是为了使栅极与金属一层接触良好。

(2)在n有源区旁边绘制一个衬底接触，并添加p选择框和n选择框，如图所示。该衬底接触的主要作用是保证GND与栅极良好接触。这样，NMOS管就基本绘制完成。

(3)用同样的方法绘制PMOS管，如图所示。其中PMOS管的宽为3um，长为600nm。PMOS旁边也为衬底接触，该衬底接触的主要作用是保证VDD与栅极良好接触。

(4)绘制N阱，由于NMOS建立在P型衬底上，为了在同一块晶片上建立PMOS管，则必须对其掺杂，建立一N型区，然后再在该N型区中建立PMOS管。如图所示。

(7)在有源区上绘制金属，并绘制连线。其中为了在金属一层中添加输入引脚，所以在由金属一层到栅极之间要加一“过孔”。最后再绘制GND以及VDD就完成了反相器的版图绘制。完成后的反相器版图如图所示。

实验四：版图后仿真

一、实验目的

1、掌握版图提取(layout extraction)的方法；

2、掌握版图与线路图対查比较方法(LVS)；

3、掌握后模拟仿真(post layout simulation)的基本方法；

4、掌握版图仿真的方法，以及与原理图仿真的比较方法。

二、实验内容

提取出反相器的版图，并用LVS工具验证版图与原理图是否一致，最后提取出版图中的寄生参数进行仿真，并与原理图仿真进行比较。

三、实验步骤

1、为了进行版图提取，还要给版图文件标上端口即添加输入(IN)输出(OUT)引脚以及电源(vdd!、gnd!)引脚，这是LVS的一个比较的开始点。版图上pin脚的目的是为了让版图提取工具可以识别I/O信号的位置，在完成后的版图上加pin脚，为后续的器件提取做好准备。填上端口的名称（Terminal Names 和Schematic中的名字一样）、模式（Mode，一般选rectangle）、输入输出类型（I/O Type）等。至于Create Label属于可选择项，选上后，端口的名称可以在版图中显示。如图所示。

2、版图提取

在版图编辑环境下选择Verify –extractor，然后在弹出的对话框中选择寄生电容提取Extract_parasitic_caps。填好提取文件库和文件名后，单击OK就可以了。然后打开Library Manager，在库myLib下nmos单元中增加了一个文件类型叫extracted的文件，可以用打开版图文件同样的方式打开它。如图就是提取出来的版图，可以看到提取出来的器件和端口，要看连接关系的话，可以选择erify-probe菜单，在弹出窗口中选择查看连接关系。如下图所示，可以很清楚的看到提取版图中的寄生电容。

3、版图与线路图对查比较(LVS,Layout Versus Schematic) 从图中可以看出，原理图与版图中的网表完全匹配(The net-lists match.)，说明原理图网表与版图网表是完全一致的。同时，还可以看出版图中有4个节点，4个端口，1个PMOS和1个NMOS；相似的，原理图中也有4个节点，4个端口，1个PMOS和1个NMOS。

也可以点击Netlist来查看原理图和版图的网表。如图所示，左图为由原理图产生的网表，右图为由版图产生的网表。

4、后模拟(Post Layout Simulation) 在后模拟之前首先应建立analog_extracted view，在LVS窗口中点击Build Analog即可。然后创建一个名为testbench的原理图来进行后模拟。testbench的原理图如图所示。

进行analog_extracted view(带有寄生参数的仿真)，仿真输出结果如图所示。

5、同时仿真Schematic View和Extracted View (1)配置config view

(2)同时进行版图仿真和原理图仿真，在Analog Environment环境中，Setup->Design选择所要模拟的线路图testbench，view name选择config，然后按以前的方法进行仿真，仿真输入输出结果如图所示。

实验五：期中测试

一、实验目的

1、复习根据版图绘制原理图，并验证版图与原理图是否一致的方法；

2、复习为原理图创建symbol，使用国际通用符号的方法；

3、复习测试电压传输特性曲线，并确定其关键电压的方法；

4、复习测量信号的上升延时和下降延时的方法；

5、复习版图仿真的方法；

6、复习改变电路尺寸，确定上升延时、阈值电压的变化关系的方法。

二、实验内容

根据版图绘制原理图

验证原理图与版图一致

提取版图之后，就进行LVS验证

创建symbol view

Testcell_sim原理图的创建

进行仿真分析

版图仿真

版图仿真和原理图仿真的结果有较大的差距。

LH放大部分

实验要求，对于图二所示电路原理图，原来nmos的宽为W=6um，则pmos的宽为a*W=a*6um，即a设为变量可改变MOS管宽度比

1) 当a在1~4之间变化时，用DC扫描分析电路的阈值电压变化情况

当a=2时，阈值电压等于2.5V。所以，此时利用瞬态仿真，得到输入输出波形

计算器计算出此时上升延时和下降延时 输出OUT的上升延时

输出OUT的下降延时

2) 当a在1~4之间变化时，用瞬态扫描(tran)分析电路的上升延时变化情况，输出结果如图

a在1‾4变化时，a与上升延时的关系曲线

当a在1~4变化时，输出信号的上升延时随着a的增大而逐渐减小。当a=2时，输出信号的上升延时26.8ps ，与上面得到的值完全相同

实验六：CMOS反相器设计

一、实验目的

1、进一步学习及掌握cadence图形输入及仿真方法；

2、掌握反相器的设计方法，使之达到设计要求；

3、进一步学会版图制造工艺以及版图设计的基本规则及方法；

4、进一步掌握版图提取(layout extraction)的方法以及版图与线路图対查比较方法(LVS)；

5、进一步掌握后模拟仿真(post layout simulation)的基本方法；

6、掌握版利用Spectre进行瞬态仿真(tran)以及直流仿真(DC)的方法。

二、设计目标

本实验主要是要设计一反相器，使得该反相器满足以下几个条件：

1、该反相器能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容；

2、该反相器的传输延时(propagation delay)必须小于300ps；

3、假设输入信号有50ps的上升和下降时间；

4、该反相器必须用AMI 0.6um工艺中的最小栅长设计。

三、实验内容

1、反相器尺寸设计

(1) 反相器尺寸设计原理图

(2)确定尺寸

对上面的反相器原理图进行封装之后，建立如图所示的inv_des原理图，原理图主要是用来确定反相器的尺寸，使之满足设计目标。图中要设计的反相器输出接了一个32倍最小尺寸CMOS反相器和一个100fF的电容。32倍最小尺寸CMOS反相器的原理图如图所示。

进入Analog Environment，设置好参数，进行瞬态分析，param的变化范围是从1->10，得到输出信号的波形如图所示。在利用计算器中的delay函数测得输出信号的上升延时、下降延时与变量param的关系曲线如图所示。

由图上升延时与变量param的关系曲线可以看出，随着变量param的不断增大，上升延时不断减小，当param=5.2时，上升延时恰好等于300ps；由图下降延时与变量param的关系曲线可以看出，随着变量param的不断增大，上升延时也不断减小，当param=5时，下降延时恰好等于300ps。

综合以上两种情况可知，为了满足条件2：该反相器的传输延时(propagation delay)必须小于300ps，所以可取变量param=6。

变量param=6，绘制出设计好的原理图如图所示：

2、延时及功耗分析

在前面图所示原理图中，令变量param=6保持不变，然后进行瞬态分析，其输入输出波形如图所示。由图可知，输出波形基本不失真，所以此反相器能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容。

(1)延时分析

利用计算器calculator中的delay函数分析波形的上升延时和下降延时如图

九、十所示。由图可以看出：上升延时为234.20ps，下降延时为253.63ps。

(2)功耗分析

为了测量功耗，所以首先应测出电源电压和输出电流，再利用计算器中的spectrerPower函数来计算功耗。

3.电压传输特性曲线及关键电压

进入Analog Environment，设置好参数，为测试电压传输特性曲线，所以对V1进行DC扫描，扫描范围为0->5V。输出的电压传输特性曲线如图所示。

由上图可以看出：输出高电平VOH =5V、输出低电平VOL =0V、输入高电平、输入低电平、阈值电压分别为VIH =3.01V， VIL=2.02V， VTH=2.48V。所以，噪声容限为NMLVILVOL2.0202.02VNMHVOHVIH53.011.99V.

4、版图绘制

根据实验要求绘制该反相器的版图如图十六所示。该反相器版图使用AMI 0.6um工艺，栅长为600nm，NMOS管的宽为9um，而PMOS管的宽本应该为18um,但是由于PMOS管的尺寸过大，在这里采用两个宽为9um的PMOS管并联的方式来等效宽为18um的PMOS管。

版图仿真

首先为反相器创建一个config view。然后，在Analog Environment环境中，Setup->Design选择所要模拟的线路图inv_design_postSim，view name选择config，然后按以前的方法进行仿真，仿真输入输出结果如图

对版图仿真的输出波形进行局部放大，由放大的图形可以看出，在此种情况下原理图仿真的延时比版图仿真的延时略小。

实验七：CMOS全加器设计

一、实验目的

1、进一步学习及掌握cadence图形输入及仿真方法；

2、掌握全加器的设计方法，并用全加器构成4位累加器；

3、进一步学会版图制造工艺以及版图设计的基本规则及方法；

4、进一步掌握版图提取(layout extraction)的方法以及版图与线路图対查比较方法(LVS)；

5、进一步掌握后模拟仿真(post layout simulation)的基本方法；

6、掌握版利用Spectre进行瞬态仿真(tran)以及直流仿真(DC)的方法。

二、实验内容

1、全加器晶体管级原理图

根据实验原理绘制的全加器晶体管级原理图如图所示。注意：Cin为关键信号(最后稳定信号)，故靠近输出端，可以减小延时。

2、全加器延时及功耗分析

对上面的全加器原理图进行封装之后，建立如图所示的Full_Adder_test原理图，原理图主要用来分析全加器的延时以及功耗等。

(1)最坏的上升延时分析

下面利用瞬态分析，测量Cin=1，A=1，B由0->1变化时的延时情况。如下图所示，是该情况下的输入输出波形。

用计算器中的delay函数测得此时的最坏下降延时(对于Sum来说，此时相当于最坏的上升延时)如图所示。由图可知，最坏的上升延时tpLH=484.753ps。

如图所示，是利用计算器中的spectrerPower函数计算出的功耗波形。由图可以看出，在静态时，电路消耗的功耗很微小(几乎为0)；然而在动态时，相对静态而言，消耗的功耗就比较大。然而，从整体上来说功耗还是很小的。

(2)最坏的下降延时分析

下面利用瞬态分析，测量Cin=0，A=0，B由1->0变化时的延时情况。如下图所示，是该情况下的输入输出波形。

用计算器中的delay函数测得此时的最坏上升延时(对于Sum来说，此时相当于最坏的下降延时)如图所示。由图可知，最坏的下降延时为520.94ps。

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