电科常识

2020-03-01 16:23:18 来源：范文大全收藏下载本文

（1）负反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。

电压负反馈的特点：电路的输出电压趋向于维持恒定；电流负反馈的特点：电路的输出电流趋向于维持恒定。

（2）有源滤波器和无源滤波器的区别。

答：无源滤波器：这种电路主要有无源元件R、L和C组成；有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。

（3）请画出用D触发器实现2倍分频的逻辑电路？

答：把D触发器的输出端加非门接到D端即可，如下图所示：

（4）名词解释：SRAM、DRAM 答：SRAM：静态随机存储器；DRAM：动态随机存储器。（5）单片机上电后没有运转，首先要检查什么？答：首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的5V。接下来就是检查复位引脚电压是否正常。（6）画出施密特电路，求回差电压。

答：下图是用CMOS反相器构成的施密特电路：

回差电压为：

（7）A/D电路组成、工作原理。

答：A/D电路由取样、量化和编码三部分组成。

由于模拟信号在时间上是连续信号而数字信号在时间上是离散信号，因此A/D转换的第一步就是要按照奈奎斯特采样定律对模拟信进行采样。又由于数字信号在数值上也是不连续的，也就是说数字信号的取值只有有限个数值，因此需要对采样后的数据尽量量化，使其量化到有效电平上，编码就是对量化后的数值进行多进制到二进制二进制的转换。（8）用波形表示D触发器的功能。

答：D触发器的功能描述如下：当时钟信号为低电平时，触发器不工作，处于维持状态。

当时钟信号为高电平时，D触发器的功能为：若D=0，则触发器次态为0；若D=1，则触发器次态为1。下图以波形形式来描述D触发器的功能：

（9）锁相环有哪几部分组成? ？锁相环有什么特点？答：锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。（10）什么耐奎斯特定律，怎么由模拟信号转为数字信号？

答：奈奎斯特定律包括奈奎斯特低通采样定律和奈奎斯特带通采样定律。

奈奎斯特低通采样定律：若一个连续模拟信号s(t)的最高频率小于fH，则以间隔时间为Ts ≤ 1/(2fH ) 的周期性冲激脉冲对其进行抽样时，s(t)将被这些抽样值所完全确定。

奈奎斯特带通采样定律：假设带通信号s(t)的频带限制在fL与fH之间，即其频谱最低频率大于fL，最高频率小于fH。信号带宽B=fH - fL ，最高频率fH可表示为：

fH = nB+kB

0 ≤ k

答：由于是4进制计数器，因此只需两个D触发器即可，记进位输出为Cout，时钟信号为CLK，则利用D触发器和门电路组成的4进制计数器如下图：

（12）LATCH 和DFF 的概念和区别（即D触发器和D锁存器的概念和区别）。答：D触发器是指由时钟边沿触发的存储器单元；锁存器指一个由信号而不是时钟控制的电平敏感的设备。锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。（13）IC设计中同步复位与异步复位的区别。

答：同步复位在时钟沿才复位信号，完成复位动作；异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。（14）用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？

答：这里选择用十六进制计数器 74LS161 实现，原理很简单：用74LS161 实现N(N

下面简单介绍下 74LS161，下图为74LS161 的原理图：

管脚说明：

A、B、C、D：数据输入端

QA、QB、QC、QD：数据输出端 RCO：进位输出端

CLRN：异步清零端，低电平有效

LDN：同步并行置入控制端，低电平有效 ENT、ENP：计数控制端，高电平有效。下图为用 74LS161 设计的可预置初值的7 进制循环计数器，D3 D2 D1D0 为预置数输入端。

如果想设计 15 进制，只要在QD QC QB QA=1110 时将CLRN 置低即可。

（15）设计 16 分频需要多少触发器？

答：假设需要x分频，则需要的触发器个数N 为： N= [ log2 (x) ] 上式中的括号表示上取整，因此对于 16 分频，需要4 个触发器。

（16）A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。

答：记 A 赞成时A=1，反对时A=0；B 赞成时A=1，反对时B=0；C、D、E 亦是如此。由于共5 人投票且少数服从多数，因此只要有三人投赞成票即可，其他人的投票结果并不需要考虑。基于以上分析，下图给出用与非门实现的电路：

（17）说说静态、动态时序模拟的优缺点。

答：静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。（18）拉氏变换和傅立叶变换的表达式及联系。答：拉普拉斯变换对如下：

傅里叶变换对如下：

其关系为：傅里叶变换是拉普拉斯变换的一种特殊情况，当s = jω时，拉普拉斯变换退化为傅里叶变换。

（19）IIR，FIR 滤波器的异同。

答：IIR 是无限长冲激响应滤波器，FIR 是有限长冲激响应滤波器。

对于FIR 滤波器，由于冲激响应是有限长的，因而可以用快速傅里叶变换算法，这样运算速度可以快得多。IIR 滤波器则不能这样运算。

IIR 滤波器主要是设计规格化的、频率特性为分段常数的标准低通、高通、带通、带阻、全通滤波器。FIR 滤波器则要灵活得多。

（20）用与非门等设计全加法器。

答：设加数为 A 和B，低位进位为C，和为Sum，进位位为Cout，则用与非门设计的全加器如下图：

如果非门也用与非门实现的话，只需将与非门的两个输入端连接，置换到非门即可。（21）画状态机，接受

1、

2、5 分钱的卖报机，每份报纸5 分钱。

答：取投币信号为输入逻辑变量，投入一枚5分硬币是用A=1表示，未投入时用A=0表示；投入一枚2分硬币是用B=1表示，未投入时用B=0 表示；投入一枚1分硬币是用C=1 表示，未投入时用C=0表示。由于每次最多只能投入一枚硬币，因此除了ABC=000、ABC=00

1、ABC=010和ABC=100四种状态为合法状态，其它四种状态为非法状态。假设投入3个2分硬币或者投入4个1分硬币和1个2分硬币后，卖报机在给出报纸的同时会找会1个1分硬币。这是输出变量有两个，分别用Y和Z表示。给出报纸时Y=1，不给时Y=0；找回1个1分硬币时Z=1，不找时Z=0。同时假定未投币时卖报机的初始状态为S0，从开始到当前时刻共投入的硬币面值为1分记为S1，为2分时记为S2，为3分记为S3，为4分时记为S4。

由上面的分析可以画出该状态机的状态转换表，如下表所示(方便起见，这里给出输入变量为非法状态时的转换表)：状态图如下图所示：

xxx/xx 中xxx 表示输入信号ABC，xx 表示输出信号YZ。（22）如何解决亚稳态？

答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在亚稳态期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

解决方法主要有：(1) 降低系统时钟；(2) 用反应更快的FF；(3) 引入同步机制，防止亚稳态传播；(4) 改善时钟质量，用边沿变化快速的时钟信号；(5) 使用工艺好、时钟周期裕量大的器件。（23）为什么一个标准的倒相器中P 管的宽长比要比N 管的宽长比大？

答：和载流子有关，P 管是空穴导电，N 管电子导电，电子的迁移率大于空穴，同样的电场下，N 管的电流大于P 管，因此要增大P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

（24）你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？

答：常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、GTL、BTL、ETL、GTLP；RS2

32、RS

422、RS485（12V，5V，3.3V）；

TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

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