电性能测试3
2020-03-01 23:53:21 来源：范文大全收藏下载本文
成都电子机械高等专科学校 电子与电气工程系毕业设计论文
微处理器工艺及其电性能测试技术
（成都电子机械高等专科科学校611730，电气与电子工程系微电子技术，方伟）
摘要：半导体产业向前迈进的重要一步是将多个电子元件集成在一个硅衬底上，被称为集成电路或简称IC。而进入二十一世纪以来，随着人类对集成电路的深入认识和广泛应用，带来了世界经济与技术的飞速发展和社会的深刻变革，它正日益改变着人们的生活方式和交流方式，人类由此进入了一个新的信息化文明时代，其中以微处理器为核心的集成电路（IC）技术向来是信息产业的两大核心技术之一，是现代信息技术的“心脏”。但其超高的集成度无疑对工艺制造及可靠性检测都是一项挑战，就此本文将简述微处理器的封装测试技术并就电性能测试做详细介绍。
关键字：集成电路， 微处理器， 电性能测试
Abstract：The semiconductor industry makes great strides forward importantly one step is forward many electronic component integration on a silicon substrate, is called the integrated circuit or is called IC.But since has entered for the 21st century, along with the humanity to the integrated circuit thorough understanding and the widespread application, has brought the world economics and the technical rapid development and society\'s profound transformation, it is changing people\'s life style and the exchange way, the humanity from this entered a new informationization civilized time, in which take the microproceor as the core integrated circuit (IC) technology always is day by day information industries one of two big core technologies, is the modern information technology “the heart”.But its superelevation integration rate to the craft manufacture and the reliable examination all is a challenge without doubt, this article will summarize the microproceor seal test technology in light of this and makes the detailed introduction on the electricity performance test.
Keywords: IC, Microproceor, Electricity performance test
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目录
第一章 集成电路芯片概述··································3 1.1集成电路简介···············································3 1.1.1 集成电路的概念及分类··································3 1.1.2 集成电路的发展史······································3 1.1.3 我国半导体产业现状····································7 第二章 微处理器制造工艺技术······························9 2.1 材料及制备·················································9 2.11制备单晶硅·············································9 2.12晶圆工艺···············································10 2.2微处理器制造工艺展望·······································12 2.2.1 不断进步的工艺········································12 2.2.2 CPU制造前进方向·······································15 2.2.3晶体管的革命，Intel VS AMD···············20 第三章 微处理器封装测试技术······························24 3.1 微处理器封装技术···········································24 3.1.1 封装的概念············································24 3.1.2微处理器封装技术及其分类······························24
第四章 微处理器电性能测试技术····························31
4.1微处理器电性能测试·········································31 4.1.1电性能测试的概念及作用································31 4.1.2电性能测试设备········································32 4.1.3电性能测试流程········································34
第五章 结论··············································40 参考文献··················································41 谢词······················································41
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第一章 集成电路芯片概述
1.1集成电路简介
1.1.1 集成电路的概念及分类
集成电路（图1.1）是指半导体集成电路，即以半导体晶片材料为主，经加工制造，将无源元件、有源元件和互连线按照多层布线或遂道布线的方法将元器件组合成完整的电子电路集成在基片
图 1.1各种不同功能的集成电路
内部、表面或基片之上，执行某种电子功能的微型化电路，图1是目前较为常见的各式封装种类和功能的集成电路。
集成电路的分类
一、按电路功能分类
分为以门电路为基础的数字逻辑电路和以放大器为基础的线性电路，还有微波集成电路和光集成电路等。
二、按构成集成电路基础的晶体管分类
分为双极型集成电路和MOS型集成电路两大类。前者以双极型平面晶体管为主要器件；后者以MOS场效应晶体管为基础。
1、双极型电路
晶体管-晶体管逻辑（TTL）电路、高速发射极耦合逻辑（ECL）电路、高速低功耗肖特基晶体管-晶体管逻辑电路（SLTTL）及集成注入逻辑电路（I2L）等。
2、MOS型电路
N沟道MOS电路（NMOS）、P沟道MOS电路（PMOS）、互补MOS电路（CMOS）、(bi-CMOS) 及DMOS、VMOS电路等。
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三．按用途分类
集成电路按用途可分为电视机用集成电路、音响用集成电路、影碟机用集成电路、录像机用集成电路、电脑（微机）用集成电路、电子琴用集成电路、通信用集成电路、路及各种专用集成电路。照相机用集成电路、遥控集成电路、语言集成电路、报警器用集成电 四．按应用领域分
集成电路按应用领域可分为标准通用集成电路和专用集成电路。
五．按外形分
集成电路按外形可分为圆形(金属外壳晶体管封装型,一般适合用于大功率)、扁平型(稳定性好,体积小)和双列直插型.上述各类集成电路中，制造工序各异，但其基本的制造工艺是共同的。 1.1.2集成电路发展简史 1.世界集成电路的发展历史
1947年：贝尔实验室肖克莱等人（图1.2）发明了晶体管，这是微电子技术发展中第一个肖克莱
巴丁
布拉坦
里程碑；
图1.2
1950年：结型晶体管诞生，R Ohl和肖特莱发明了离子注入工艺；
1951年：场效应晶体管发明；
1956年：C S Fuller发明了扩散工艺；
1958年：仙童公司Robert Noyce与德仪公司基尔比间隔数月分别发明了集成电路（图1.3），开创了世界微电子学的历史；
1960年：H H Loor和E Castellani发明了光图1.3世界上第一块集成电路
刻工艺；
1962年：美国RCA公司研制出MOS场效应晶体管；
1963年：F.M.Wanla和C.T.Sah首次提出CMOS技术，今天，95%以上的集
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成电路芯片都是基于CMOS工艺；
1964年：Intel摩尔提出摩尔定律，预测晶体管集成度将会每18个月增加1倍；
1966年：美国RCA公司研制出CMOS集成电路，并研制出第一块 门阵列（50门）；
1971年：Intel推出1kb动态随机存储器（DRAM），标志着大规模集成电路出现；
1971年：全球第一个微处理器4004（图1.4）由Intel公司推出，采用的是MOS工艺，这是一个里程碑式的发明；
图1.4全球第一块微处理器4004
1974年：RCA公司推出第一个CMOS微处理器1802；
1976年：16kb DRAM和4kb SRAM问世；
1978年：64kb动态随机存储器诞生，不足0.5平方厘米的硅片上集成了14万个晶体管，标志着超大规模集成电路（VLSI）时代的来临；
1979年：Intel推出5MHz 8088微处理器（图1.5）之后，IBM基于8088推出全球第一台PC；
图 1.6微处理器8008
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1981年：256kb DRAM和64kb CMOS SRAM问世；
1984年：日本宣布推出1Mb DRAM和256kb SRAM；
1985年：80386（图1.1.7）微处理器问世，20MHz；
1988年：16M DRAM问世，1平方厘米大小的硅片 上集成有3500万个晶体管，标志着进入超大规模集成 电路（ULSI）阶段；
1989年：1Mb DRAM进入市场；
1989年：486微处理器（图1.1.8）推出，25MHz，1μm工艺，后来50MHz芯片采用 0.8μm工艺；
1992年：64M位随机存储器问世；
1993年：66MHz奔腾处理器推出,采用0.6μｍ工艺；
1995年:Pentium Pro（图1.1.9）, 133MHz，采用0.6-0.35μｍ工艺；
图1.9 Pentium Pro
1997年：300MHz奔腾Ⅱ问世,采用0.25μｍ工艺；
1999年：奔腾Ⅲ问世，450MHz，采用0.25μｍ工艺，后采用0.18μm工艺；
2000年: 1Gb RAM投放市场；
2000年：奔腾4问世，1.5GHz，采用0.18μｍ工艺；
2001年：Intel宣布2001年下半年采用0.13μｍ工艺。
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1.1.3 我国半导体产业现状
中国的集成电路产业起步于1965年，先后经历了自主创业(1965年-1980年)、引进提高(1981年-1989年)和重点建设(1990年-1999年)三个发展阶段。经过近40年的发展，从无到有，从小到大，不但在产业上初步形成了一定规模，而且在基础研究、技术开发、人才培养等方面都取得了较大成绩，特别是最近几年，国内集成电路产业得到比以往更为迅速的发展。以2000年国务院18号文件颁布为标志，中国集成电路产业正在进入全面快速发展的新阶段。回顾这40年的发展历程，特别是近20年来的发展，中国集成电路产业呈现出如下7个变化。
1.行业规模迅速扩大
2.产业链格局日渐完善
3.产业群聚效应日益凸现
4.技术水平取得突破性发
5.投资瓶颈取得有效突破
6.产业环境日臻完善
7.人才培养和引进开始显现成果
在加大国内人才培养力度的同时，吸引留学海外人才回国创业也成为国内各地方政府和各家企业的重要举措。2000年以来，海外大量学有所成的留学生和具备丰富经验的专业人员回国工作和创业。这些人才的回流为国内集成电路产业的发展带来了先进的理论知识、国际化的管理经验和广阔的商业机会。目前海外回国人员已经成为国内集成电路行业，特别是IC设计业的一支重要力量。
在充分肯定我国集成电路产业所取得的可喜变化的同时，我们也应清醒地看到，产业目前的高速发展仍无法满足市场需求的增长，国内市场所需产品的80%以上依然依赖进口。此外，产业存在的许多深层次的问题，如企业市场竞争力弱、
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核心技术受制于人、专业人才严重短缺、知识产权保护仍有待加强等诸多问题依然存在。因此，中国集成电路产业发展仍任重道远，需要各方面的继续努力。
但我们相信，在巨大且不断增长的国内市场需求的带动下，在中央及地方各级政府的高度重视和支持下，在行业同仁们持之以恒地努力下，中国集成电路产业必将迎来更为美好的明天。
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第二章 微处理器制造工艺技术
CPU的制造是一项极为复杂的过程，当今世上只有少数几家厂商具备研发和生产CPU的能力。CPU的发展史也可以看作是制作工艺的发展史。几乎每一次制作工艺的改进都能为CPU发展带来最强大的源动力，无论是Intel还是AMD，制作工艺都是发展蓝图中的重中之重。要了解CPU的生产工艺，我们需要先知道CPU是怎么被制造出来的。让我们分几个步骤学习CPU的生产过程。 2.1材料及制备 1.制备单晶硅 生产CPU等芯片的材料是半导体，现阶段主要的材料是硅Si，这是一种非金属元素，从化学的角度来看，由于它处于元素周期表中金属元素区与非金属元素区的交界处，所以具有半导体的性
图2.1拉单晶
质，适合于制造各种微小的晶体管，是目前最适宜于制造现代大规模集成电路的材料之一。在硅提纯的过程中，原材料硅将被熔化，并放进一个巨大的石英熔炉。这时向熔炉里放入一颗晶种，以便硅晶体围着这颗晶种生长，直到形成一个几近完美的单晶硅（图2.1）。以往的硅锭的直径大都是200毫米，而CPU厂商正在增加300毫米晶圆的生产。 2.制备晶圆片
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硅锭造出来了，并被整型成一个完美的圆柱体，接下来将被切割成片状，称为晶圆（图2.2）。晶圆才被真正用于CPU的制造。所谓的“切割晶圆”也就是用机器从单晶硅棒上切割下一片事先确定规格的硅晶片，并将其划分成多个细小的区域，每个区域都将成为一个CPU
图2.2单晶棒和晶圆片
的内核(Die)。一般来说，晶圆切得越薄，相同量的硅材料能够制造的CPU成品就越多。 2.2晶圆工艺
（1）影印（Photolithography）
在经过热处理得到的硅氧化物层上面涂敷一种光阻(Photoresist)物质，紫外线通过印制着CPU复杂电路结构图样的模板（图2.3）照射硅基片，被紫外线照射的地方光阻物质溶解。而为了避免让不需要被曝光的区域也受到光的干扰，必须制作遮罩来遮蔽这些区域。这是个相图2.3印有电路的模板
当复杂的过程，每一个遮罩的复杂程度得用10GB数据来描述。 （2）蚀刻(Etching)
这是CPU生产过程中重要操作，也是CPU工业中的重头技术。蚀刻技术把对光的应用推向了极限。蚀刻使用的是波长很短的紫外光并配合很大的镜头。短波长的光将透过这些石英遮罩
图2.4晶圆刻蚀
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的孔照在光敏抗蚀膜上，使之曝光。接下来停止光照并移除遮罩，使用特定的化学溶液清洗掉被曝光的光敏抗蚀膜，以及在下面紧贴着抗蚀膜的一层硅。然后，曝光的硅将被原子轰击，使得暴露的硅基片局部掺杂，从而改变这些区域的导电状态，以制造出N井或P井，结合上面制造的基片，CPU的门电路就完成了。 （3）重复、分层
为加工新的一层电路，再次生长硅氧化物，然后沉积一层多晶硅，涂敷光阻物质，重复影印、蚀刻过程，得到含多晶硅和硅氧化物的沟槽结构。重复多遍，形成一个3D的结构（图2.5 ），这才是最终的CPU的核心。每几层中间都要填上金属作为导体。Intel的Pentium 4处理器有7层，而AMD的Athlon 64则达到了9层。层数决定于设计时CPU的布局，以及通过的电图2.5立体结构的CPU内部多层电路结构
流大小。 （4）封装
这时的CPU是一块块晶圆，它还不能直接被用户使用，必须将它封入一个陶瓷的或塑料的封壳中，这样它就可以很容易地装在一块电路板上了。封装结构各有不同，但越高级的CPU封装也越复杂，新的封装往往能带来芯片电气性能和稳定性的提升，并能间接地为主频的提升提供坚实可靠的基础。 （5）多次测试
测试是一个CPU制造的重要环节，也是一块CPU出厂前必要的考验。这一步将测试晶圆的电气性能，（图2.6）以检查是否出了什么差错，以及这些差错出现在哪个步骤（如果可能的话）。接下来，晶圆
图2.6对晶圆上每一块芯片进行测试
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上的每个CPU核心都将被分开测试。由于SRAM（静态随机存储器，CPU中缓存的基本组成）结构复杂、密度高，所以缓存是CPU中容易出问题的部分，对缓存的测试也是CPU测试中的重要部分。每块CPU将被进行完全测试，以检验其全部功能。某些CPU能够在较高的频率下运行，所以被标上了较高的频率；而有些CPU因为种种原因运行频率较低，所以被标上了较低的频率。最后，个别CPU可能存在某些功能上的缺陷，如果问题出在缓存上，制造商仍然可以屏蔽掉它的部分缓存，这意味着这块CPU依然能够出售，只是它可能是Celeron等低端产品。当CPU被放进包装盒之前，一般还要进行最后一次测试，以确保之前的工作准确无误。根据前面确定的最高运行频率和缓存的不同，它们被放进不同的包装，销往世界各地。
2.2微处理器制造工艺展望
2.2.1不断进步的生产工艺
随着生产工艺的进步，CPU越做越小的，性能不断增强儿功耗却越来越低，现在的工艺技术已经可以将CPU做的比一枚硬币还要小了，（图2.7）诚然提高晶圆尺寸和提高蚀刻精度可以让CPU容纳更多的晶体管，同时也维护着摩尔定律。但在0.18mm工艺后，由于漏电
图2.7比硬币还小的Atom处理器
等其他原因引起的功耗、发热等因素，要想继续提高这两项工艺变得越来越艰难！生产工艺这4个字到底包含些什么内容，这其中有多少高精尖技术的汇聚，CPU生产厂商是如何应对的呢？下文将根据上面CPU制造的7个步骤展开叙述，让我们一起了解当今不断进步的CPU生产工艺。
（1）晶圆尺寸
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硅晶圆尺寸（图2.8为现在主流的几种尺寸的晶圆）是在半导体生产过程中硅晶圆使用的直径值。硅晶圆尺寸越大越好，因为这样每块晶圆能生产更多的芯片。比如，同样使用0.13微米的制程在200mm的晶圆上可
图2.8不同尺寸的晶圆片
以生产大约179个处理器核心，而使用300mm的晶圆可以制造大约427个处理器核心，300mm直径的晶圆的面积是200mm直径晶圆的2.25倍，出产的处理器个数却是后者的2.385倍，并且300mm晶圆实际的成本并不会比200mm晶圆来得高多少，因此这种成倍的生产率提高显然是所有芯片生产商所喜欢的。然而，硅晶圆具有的一个特性却限制了生产商随意增加硅晶圆的尺寸，那就是在晶圆生产过程中，离晶圆中心越远就越容易出现坏点。因此从硅晶圆中心向外扩展，坏点数呈上升趋势，这样我们就无法随心所欲地增大晶圆尺寸。总的来说，一套特定的硅晶圆生产设备所能生产的硅晶圆尺寸是固定的，如果对原设备进行改造来生产新尺寸的硅晶圆的话，花费的资金是相当惊人的，这些费用几乎可以建造一个新的生产工厂。不过半导体生产商们也总是尽最大努力控制晶圆上坏点的数量，生产更大尺寸的晶圆，比如8086 CPU制造时最初所使用的晶圆尺寸是50mm，生产Pentium 4时使用200mm的硅晶圆，而Intel新一代Pentium 4 Prescott则使用300mm尺寸硅晶圆生产。300mm晶圆被主要使用在90纳米以及65纳米的芯片
制造上。
（2）蚀刻尺寸
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蚀刻尺寸是制造设备在一个硅晶圆上所能蚀刻的一个最小尺寸，是CPU核心制造的关键技术参数。在制造工艺相同时，晶体管越多处理器内核尺寸就越大，一块硅晶圆所能
图2.9芯片内部刻蚀出的线条
生产的芯片的数量就越少，每颗CPU的成本就要随之提高。反之，如果更先进的制造工艺，意味着所能蚀刻的尺寸越小，一块晶圆所能生产的芯片就越多，成本也就随之降低。比如8086的蚀刻尺寸为3μm，Pentium的蚀刻尺寸是0.80μm，而Pentium 4的蚀刻尺寸当前是0.09μm（90纳米）。目前Intel的300mm尺寸硅晶圆厂可以做到0.065μm（65纳米）的蚀刻尺寸。此外，每一款CPU在研发完毕时其内核架构就已经固定了，后期并不能对核心逻辑再作过大的修改。因此，随着频率的提升，它所产生的热量也随之提高，而更先进的蚀刻技术另一个重要优点就是可以减小晶体管间电阻，让CPU所需的电压降低，从而使驱动它们所需要的功率也大幅度减小。所以我们看到每一款新CPU核心，其电压较前一代产品都有相应降低，又由于很多因素的抵消，这种下降趋势并不明显。我们前面提到了蚀刻这个过程是由光完成的，所以用于蚀刻的光的波长就是该技术提升的关键。目前在CPU制造中主要是采用2489埃和1930埃（1埃=0.1纳米）波长的氪/氟紫外线，1930埃的波长用在芯片的关键点上，主要应用于0.18微米和0.13微米制程中，而目前Intel是最新的90纳米制程则采用了波长更短的1930埃的氩/氟紫外线。以上两点就是CPU制造工艺中的两个因素决定，也是基础的生产
工艺。
（3）金属互连层
我们知道不同CPU的内部互连层数（图2.10）是不同的。这和厂商的设计是有关的，但它也可以间接说明CPU制造工艺的水平。这种设计没有什么好说的
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了，Intel在这方面已经落后了，当他们在0.13微米制程上使用6层技术时，其他厂商已经使用7层技术了；而当Intel准备好使用7层时，IBM已经开始了8层技术；当Intel在Prescott中引人7层带有Low k绝缘层的铜连接时，AMD已经用上9层技术了。更多的互连层可以在生产
图2.10多层金属铜互连技术显微图片
上亿个晶体管的CPU(比如Prescott)时提供更高的灵活性。我们知道当晶体管的尺寸不断减小而处理器上集成的晶体管又越来越多的时候，连接这些晶体管的金属线路就更加重要了。特别是金属线路的容量直接影响信息传送的速度。在90纳米制程上，Intel推出了新的绝缘含碳的二氧化硅来取代氟化硅酸盐玻璃，并同时表示这可以增加18%的内部互连效率。
2.2.2 CPU制造工艺前进方向
在现有常规工艺的支撑下，CPU很难再向前发展，并且遇到越来越多的障碍，接下来讨论CPU的继续发展方向。目前存在着两种泄漏电流：首先是门泄漏，这是电子的一种自发运动，由负极的硅底板通过管道流向正极的门；其次是通过晶体管通道的硅底板进行的电子自发从负极流向正极的运动。这个被称作亚阈泄漏或是关状态泄漏(也就是说当晶体管处于“关”的状态下，也会进行一些工作)。这两者都需要提高门电压以及驱动电流来进行
图 2.11CMOS栅极漏电流示意图
补偿。这种情况自然的能量消耗以及发热量都有负面的影响。现在让我们回顾一下场效应晶体管中（图2.11）的一个部分——在门和通道之间的绝缘二氧化硅
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薄层。这个薄层的作用就相当于一个电子屏障，用途也就是防止门泄漏。很显然，这个层越是厚，其阻止泄漏的效果就越好。不过还要考虑它在通道中的影响，如果我们想要缩短通道(也就是减小晶体管体积)，就必须减少这个层。在过去的10年中，这个薄层的厚度已经逐渐达到整个通道长度的1/45。目前，处理器厂商们正在做的是使这个层越来越薄，而不顾随之增加的门泄漏。不过这个方式也有它的限度，Intel的技术员说这个薄层的最小厚度是2.3纳米，如果低于这个厚度，门泄漏将急剧增大。这也是摩尔本人提到的“漏电率快速上升”而制约摩尔定律继续前进。到目前为止，处理器厂商还没有对亚阈泄漏做什么工作，不过这一情况很快就要改变了。操作电流和门操作时间是标志晶体管性能的两个主要参数，而亚阈泄漏对两者有不小的影响。为了保证晶体管的性能，厂商们不得不提高驱动电流来得到想要的结果。这点在主板的供电系统和电源规范中有明显体现，我们也可以理解为什么越来越多的供电和散热规范由Intel等CPU厂商提出。 （1）SOI技术
在所有的解决方案中，SOI(Silicon on Insulator，绝缘层上覆硅)看上去最有前景。关键很其实现很简单：晶体管通过一个更厚的绝缘层从硅晶元中分离出来。这样做具有很多优点：首先，这样在晶体管通道中就不会再有不受控制的电子运动，也就不会对晶体管电子特性有什么影响；其次，在将阈值电压加载到门电路上后，驱动电流出现前通道电离的时间间隔也减小了，也就是说，晶体管“开”和“关”状态的切换性能提高了，这可是晶体管性能的第二大关键性能参数；同时在速度不变的情况下，我们可以也可以降低阈值电压，或是同时提高性能和降低电压。举个例子来说，如果阈
图2.12采用90纳米SOI工艺的Opteron处理器框架
值电压保持不变，性能可以提高30%，那么如果我们将频率保持不变而将注意力
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集中在节能性上，那么我们也可以节省大约50%的能耗。此外，在晶体管本身可以处理各种错误时(比如空间例子进入通道进行电离)，通道的特性也变得容易预计了。而SOI不足在于必须减小晶体管漏极/源区域的深度，而这将导致晶体管阻抗的升高。同时，SOI技术也意味着晶体管的成本提高了10%。 （2）Low K互连层技术
关于功耗和漏电问题，还有一个大家耳熟能详的技术就是Low K互连层。在集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅一直是金属互联线路间使用的主要绝缘材料。随着互联中导线的电阻（R）和电容（C）所产生的寄生效应越来越明显，低介电常数材料替代传统绝缘材料二氧化硅也就成为集成电路工艺发展的又一必然选择。这里的“K”就是介电常数，Low K就是低介电常数材料。Low K技术最初由IBM开发，当时的产业大背景是——随着电路板蚀刻精度越来越高，芯片上集成的电路越来越多，信号干扰也就越来越强，所以IBM致力于开发、发展一种新的多晶硅材料。IBM声称，Low K材料帮助解决了芯片中的信号干扰问题。而Intel的目的是使用低介电常数的材料来制作处理器导线间的绝缘体。这种Low K材料可以很好地降低线路间的串扰，从而降低处理器的功耗，提高处理器的高频稳定性。在技术应用中，Low K材料最先出现在ATi的9600XT（图2.13）中。CPU方面，Prescott是Intel第一款使用7层带有Low K绝缘层的CPU，同时使用了
图2.13使用Low K工艺的9600XT GPU
Carbon-Doped Oxide（CDO）(最新的低介电常数CDO绝缘体)绝缘体材料，减少了线到线之间的电容，允许提高芯片中的信号速度和减少功耗。Low K目前最大缺点是实际应用效果不明显，需要新的材料的介入，比如从有机材料领域寻求发展。Low K材料的开发速度可以说是空前迅猛的，前景光明，不过还是需要注意一些老问题，比如工艺不成熟、铜互连技术缺陷还有良品率问题等。此外目前的
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Low K材料可靠性还不高，不很耐高温并且比较脆弱，nVidia就已经指出Low K
材料的易碎性。
（3）应变硅技术
晶体管的结构也将有所改变。不过不是在数量上，通道的长度将从60nm下降到50nm，而其他东西则保持不变。实际上其他的东西都是由通道长度决定的，不论是晶体管的速度还是大小。为了保证有利因素发挥同时
图 2.14普通硅技术与应变硅技术示意图
减小负面因素，Intel会在应变硅(Strained silicon)以及新型的铜和含碳二氧化硅互连的低温介电体上使用开始使用90纳米技术。这个氧化物薄层非常的薄，仅有1.2纳米厚，完全符合上面提到的厚度为通道长度的1/45，却超过了Intel自己宣称的2.3纳米的极限值。应变硅的使用目的和二氧化硅层相反，它是作为电子的屏蔽出现的，在其下的通道则是电子由发射端到接受端的路径，电流越高，电子运动就越容易，速度也越快。通道一般是用硅制成的，不过在使用应变硅之后，就需要将原子拉长，那么电子在通过稀疏的原子格时遇到的阻抗就大大下降。Intel宣称只需将硅原子拉长1%，就可以提高10-20%的电流速度，而成本只增
加了2%。
（4）Terahertz晶体管与High K & DST
在未来Intel会怎样继续发展下去呢？首先，他们一定会榨干硅晶体管的最后一分“油水”，将其称作
图 2.15 Terahertz技术原理
Terahertz晶体管(Terahertz就是1THz，也就是1000GHz)。目前Intel已经做出了15纳米晶体管的样品，很显然这种晶体管将带来巨大的功耗、发热量和电
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流泄漏，如果没有什么技术改进就毫无实用价值。做出Terahertz晶体管首先需要使用不同的原料，因为他们决定了晶体管的基本特性。二氧化硅作为门和通道之间的绝缘层已经不适合，而需要用到Intel称为高K门电介质(High K gate Dielectric)的材料，Intel宣布已经完成了对High-K金属门电路晶体管技术的研发。这种材料对电子泄漏的阻隔效果是二氧化硅的10000倍。这项技术也通常被简写为“High K”技术，我们有必要做简单了解。High K的全称应该是High K金属门电路晶体管技术，它是由Intel负责研发的下一代CMOS晶体管的门电路部分。它采用高介电常数的材料，以达到更高的单个晶体管容量。容量大则意味着转换周期短，这意味着晶体管速度将更快，同时功耗比传统的CMOS晶体管降低很多，Intel说的100倍不会是夸
图 2.16 High K技术原理
张，在现有工艺水平前提下功率可能只会有20-80倍的降低，但是在45nm技术运用后，100倍以上决对有可能！这意味着采用High-K材料晶体管的处理器，在发热量方面将有很大优势。第二个关键是称为耗尽型衬底晶体管(depleted substrate transistor，DST)的技术，实际上就是SOI技术的变形。Intel一直对SOI技术抱着怀疑的态度，如果没有什么重要的理由他们是不会使用这项技术的。Intel认为使用完全耗尽的通道没有任何好处，这个通道会变得非常的小，大约10纳米左右，这是很难制造的，同时也因为发射端和接受端的距离减小急剧提高了外接晶体管的阻抗。因此DST技术就被推出了，相比SOI技术其做了一些改动来消除它的主要缺点，通道非常的短，同时也做了完全贫化处理。在一定的控制下驱动电流可以立即在门(晶体管门)通过，并不会电离在绝缘层下通道的任何部分。另外，这样也可以表现出虚拟通道增长的效果，从而体现出浮点晶体管的特性。不过这只相当于在一个通常的SOI晶体管上使用了完全耗尽通道，主要的问题仍然是外接晶体管陡然增加的阻抗上。所以，Intel不会让通道的长度影响到DST晶体管上的漏极和接受端的长度。Intel通过降低关状态电压有效的
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将产品工作电压降到了1.0V以下，并表示可以在2010年达到0.6V。上面技术的两项技术，（High k）高k门电介质和（DST）耗尽型衬底晶体管就是为了适应Intel的Terahertz晶体管而开发的，Intel宣称其可以做出32纳米的晶体管(15nm的通道长度)，0.75V电压和1THz运行频率。
2.2.3晶体管的革命，Intel VS AMD
传统的晶体管架构已经在微电子学使用了将近40年：经典的晶体管包括1个可以控制的电极和在它下面的电流顺序通过的另外两个电极。就这样，晶体管架构
呈现出一种二维的状态。
1.Intel的三门晶体管
Intel在90年代末提出了新一代晶体管架构——三门晶体管（见图2.17）。因为集成了众多的晶体管，同时还有着多重的门和通道，因此在微电子学领域，CPU
被定义为一种三维架构。三门晶体管就是在单个晶体管内集成三个通道。图 2.17三门晶体管结构及显微图
三门晶体管就是在单个晶体管内集成三个通道。从微观上看，三门晶体管的门(gate)和发射器(emitter)和收集器被设置在了普通晶圆的表面，并且他之间相互交叉。这样就构成了一种有趣的结构：门电子束的截面是一个矩形，顶端和两侧都是门电极，这样一来，三门晶体管就像是反转的传统晶体管树立在了晶圆上。传统的晶体管架构呈现是一种二维的状态，包括1个可以控制的电极和在它下面的电流顺序通过的另外两个电极（图2.18）。普通晶体管只在顶端有一个门电极，也就需要更多的时间在通道上切换充电状态以改变晶体管的开光状态，同时也需要更高的电压。而通过三门晶体管技术，理论上只需要有几束相同的电波，我们就够通过使用极限的电压打开晶体管，几乎同时门会被出现在所有电波上的电流所阻断。所以通过晶体管的总共电流等于每个交叉点的电流的和。假设我们有6个输出，其中三个发射器，三个接
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收器，那我们可以得到与普通晶体管相同的电流，但相同情况下所需要输入的电压量却要低3倍。或者相同的电压可以驱动3倍于以前的电流，总体效率将提高20%，这便是三门晶体管的魅力所在。而且三门晶图2.18三门晶体管原理及显微结构图
体管的高效性降低了对通道长度的要求，可以大大降低对生产技术的要求。不过这项技术目前还停留在实验室阶段，还没有在Prescott上应用，有望在2010年前开始实际应用。当然，制造这样小的晶体管当然需要更为先进的蚀刻技术来支持。目前Intel仍在使用旧的248纳米设备来制造90纳米的芯片，当然有些关键部位是由193纳米设备完成的(大约占20％)。在完成了向193纳米设备的过渡之后，Intel就可以轻松一下了。这些设备可以一直用到65纳米晶体管芯片的生产。在此之后，EUV(Extreme Ultraviolet，极端远紫外光)光刻技术将开始发挥。EUV与传统的紫外线蚀刻技术是一样的，都是将激光通过掩膜，把掩膜上的电路图转移动晶圆之上，不过EUV设备使用的是134埃波长的激光，采用部分波长极短的电磁频谱，因此能实现更小的蚀刻尺寸。Intel已在2005年开始使用EUV技术，同
时开始45纳米制程的芯片生产了。
2.AMD的双门晶体管
AMD也在考虑多门晶体管，特别是双门的，这也和Intel喜爱的三门晶体管不同，没有上方的控制电极。AMD的这种鳍式场效晶体管(Fin Field-Effect Transistor，FINFET)也就比Intel的更高一些，同时发送/接受电子束也要窄一些。该晶体管的宽度大约为门极宽度的1/3，这在光刻技术可以引起一些问题，同时也是少数的“小”而不“好”的情况之一。不过不管怎样，FINFET和其他的三维晶体管一样，相对于传统的晶体管都有很多的优势，特别是它缩小了通道长度。总的说来，AMD在手上有足够的筹码来回应Intel的1000GHz晶体管和三
21 成都电子机械高等专科学校 电子与电气工程系毕业设计论文
维晶体管。目前AMD已离开摩托罗拉，转而和IBM加强合作，HiP8成为AMD和
摩托罗拉合作的最后一项技术。
3.新型封装，势在必行
有了如此先进的制造技术，自然需要坚实的基础。好马配好鞍，面对日新月异的生产工艺，新型封装势在必行。BBUL（Bumple Build-Up Layer，无凸块增层，图2.19）封装技术早在2001年10月份就对外披露，当时Intel宣称这项技术为“未来微处理器设计”，准备在5到6年之内投入使用。它将会成为未来65nm、45nm时代最流行的封装技术。据称，这项封装技术可以让CPU在未来6年的发展道
图 2.19 BBUL结构示意图
路上高枕无忧，因为它能使CPU内集成的晶体管数量达到10亿个，并且在高达20GHz的主频下运行。传统的FC-PGA工艺是：CPU核心与基板彼此分开制造，封装时将CPU核心放在基板中央的预定位置上，并通过微细锡球（tiny solder balls）将它们焊接在一起，CPU核心自然就位于封装的最上方。BBUL如上图。它通过取消这种中间的微细锡球，将裸晶(Die)直接放入封装基质中，从而把组成一个处理器（诸如Pentium 4）的6～7个金属层减少大约3层，使处理器的厚度达到只有1mm。Intel声称，利用这项新技术，基本上可以把一个封装包看作是围绕着硅核“生长”起来的，避免了损害芯片效率的焊接过程以及影响硅核性能的溶化步骤。由于数据的必经之路缩短了，新的封装技术会帮助提高芯片的整体运算速度和性能。BBUL封装的结构中，CPU内核看起来就被深埋在内部，这样就避免了繁杂的焊接过程以及影响硅核性能的熔化步骤，让CPU核心可以更直接、更贴合地与基板连接。BBUL封装的关键在于芯片直接放入封装中，这样处理器的高度被大大降低，封装也轻了不少，对于移动设备也更加适用。BBUL增强了在单一封装中设计多个硅元件的能力。与目前FC-PGA的一体化封装方式不
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同，BBUL技术可以将两个CPU核分别封装，这样可以避免在生产时即使只有一个核出现问题就要扔掉整个处理器的窘境，对于更多核心的处理器来讲，节约的成本将是可观的。尽管在未来4～5年内BBUL技术才有可能真正实用化，但其为处理器设计和制造所带来的影响将极其深远。还有值得重视的一个优点：由于省去了焊接的Bump（电极），使硅核和封装基层一次生成，在降低能耗的同时提高了处理器的稳定性。初步估计，BBUL将比目前的封装方式降低25%的能耗，进而可减少高频产生的热量。能进一步提高。为了承载未来的CPU，新的封装技术也蓄势待发。未来还将改革晶体管结构。以上就是当今CPU的生产工艺概述及展望，这些激动人心的技术是芯片产业在摩尔定律的引导下不断创造、发明的；同时它们也支撑着摩尔定律奇迹般地跨越了一个又一个障碍，形成相辅相成的关系。但由于CPU架构障碍，处理器成倍增加的晶体管数量并不能转化为成倍增长
的性能。
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第三章 微处理器封装测试技术
3.1 微处理器封装技术
3.1.1 封装的概念
封装，就是指把硅片上的电路管脚,用导线接引到外部接头处,以便与其它器件连接.封装形式是指安装半导体集成电路芯片用的外壳。它不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件相连接，从而实现内部芯片与外部电路的连接。因为芯片必须与外界隔离，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降。另一方面，封装后的芯片也更便于安装和运输。由于封装技术的好坏还直接影响到芯片自身性能的发挥和与之连接的PCB(印制电路板)的设计和制造，因此它是至关重要的。
衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1越好。封装时主要考虑的因素：
1、芯片面积与封装面积之比为提高封装效率，尽量接近1：1；
2、引脚要尽量短以减少延迟，引脚间的距离尽量远以保证互不干扰，提高性能
3、基于散热的要求，封装越薄越好。
3.1.2微处理器装技术及其分类
CPU封装技术
所谓“CPU封装技术”是一种将集成电路用绝缘的塑料或陶瓷材料打包的技术。以CPU为例，我们实际看到的体积和外观并不是真正的CPU内核的大小和面貌，而是CPU内核等元件经过封装后的产品。
目前采用的CPU封装多是用绝缘的塑料或陶瓷材料包装起来，能起着密封和提高芯片电热性能的作用。由于现在处理器芯片的内频越来越高，功能越来越强，引脚数越来越多，封装的外形也不断在改变。封装时主要考虑的因素：
作为计算机的重要组成部分，CPU的性能直接影响计算机的整体性能。而CPU制造工艺的最后一步也是最关键一步就是CPU的封装技术，采用不同封装技术的CPU，在性能上存在较大差距。只有高品质的封装技术才能生产出完美的CPU产品。 CPU芯片的封装技术：
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DIP封装
DIP封装（Dual In-line Package），也叫双列直插式封装技术，指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路均采用这种封装形式，其引脚数一般不
图3.1采用DIP封装的400
4、800
8、808
6、8088
超过100。DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏管脚。DIP封装结构形式有：多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP（含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式）等。
DIP封装具有以下特点：
1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。 2.芯片面积与封装面积之间的比值较大，故体积也较大。
最早的400
4、800
8、808
6、8088等CPU(图3.1)都采用了DIP封装，通过其上的两排引脚可插到主板上的插槽或焊接在主板上。
QFP封装
这种技术的中文含义叫方型扁平式封装技术（Plastic Quad Flat Package），该技术实现的CPU芯片引脚之间距离很小，管脚很细，一般大规模或超大规模集成电路采用这种封装形式，其引脚
图3.2早期的286处理器
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数一般都在100以上。该技术封装CPU时操作方便，可靠性高；而且其封装外形尺寸较小，寄生参数减小，适合高频应用；该技术主要适合用SMT表面安装技术在PCB上安装布线。 PFP封装
该技术的英文全称为Plastic Flat Package，中文含义为塑料扁平组件式封装。用这种技术封装的芯片同样也必须采用SMD技术将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊盘。将芯片各脚对准相应的焊盘，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。该技术与上面的QFP技术基本相似，只是外观的封装形状不同而已。 PGA封装
该技术也叫插针网格阵列封装技术（Ceramic Pin Grid Arrau Package），由这种技术封装的芯片内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列（图3.3），根据管脚数目的多少，可以围成2～5圈。
图 3.3采用PGA封装的CPU
安装时，将芯片插入专门的PGA插座。为了使得CPU能够更方便的安装和拆卸，从486芯片开始，出现了一种ZIF CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。该技术一般用于插拔操作比较频繁的场合之下。
BGA封装
BGA技术（Ball Grid Array Package）即球栅阵列封装技术。该技术的出现便成为CPU、主板南、北桥芯片等高密度、高性能、多引脚封装的最佳选择。但BGA封装占用基板的面积比较大。虽然该技术的I/O引脚数增多，但引
图 3.2威盛BGA封装形式的CPU 脚之间的距离远大于QFP，从而提高了组装成品率。而且该技术采用了可控塌陷芯片法焊接，
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从而可以改善它的电热性能。另外该技术的组装可用共面焊接，从而能大大提高封装的可靠性；并且由该技术实现的封装CPU信号传输延迟小，适应频率可以提高很大。
BGA封装具有以下特点：
1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率 2.虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能 3.信号传输延迟小，适应频率大大提高 4.组装可用共面焊接，可靠性大大提高
目前较为常见的封装形式：
OPGA封装
OPGA（Organic pin grid Array，有机管脚阵列）。这种封装的基底使用的是玻璃纤维，类似印刷电路板上的材料。 此种封装方式可以降低
图 3.5 OPGA封装的AthlonXP处理器
阻抗和封装成本。OPGA封装拉近了外部电容和处理器内核的距离，可以更好地改善内核供电和过滤电流杂波。AMD公司的AthlonXP系列CPU大多使用此类封装。
mPGA封装
mPGA，微型PGA封装，目前只有AMD公司的Athlon 64和英特尔公司的Xeon（至强）系列CPU等少数产品所采用，而且多是些高端产品，是种先进的封装形式。
CPGA封装
图3.6 Athlon 64和Intel Xeon
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CPGA也就是常说的陶瓷封装，全称为Ceramic PGA。主要在Thunderbird（雷鸟）核心和“Palomino”核心的Athlon处理器上采用。
FC-PGA封装
FC-PGA封装是反转芯片针脚栅格阵列的缩写，这种封装中有针脚插入插座。这些芯片被反转，以至片模或构成计算机芯片的处理器部分被暴露在处理器的上部。通过将片模暴露出来，使热量解决方案可直接用到片模上，这样就能实现更有效的芯片冷却。为了通过隔绝电源信号和接地信号来提高封装的性能，FC-PGA 处理器在处理器的底部的电容放置区域（处理图3.7 PC-PGA封装的奔腾III处理器 器中心）安有离散电容和电阻。芯片底部的针脚是锯齿形排列的。此外，针脚的安排方式使得处理器只能以一种方式插入插座。FC-PGA 封装用于奔腾 III 和英特尔 赛扬 处理器，它们都使用 370 针。
FC-PGA2封装
FC-PGA2 封装与 FC-PGA 封装类型很相似，除了这些处理器还具有集成式散热器 (IHS)。集成式散热器是在生产时直接安装到处理器片上的。由于 IHS 与片模有很好的热接触并且提供了更大的表面积以更好地发散热量，所以它显著地增加了热传导。FC-PGA2 封装用于奔腾 III 和英特尔赛扬处理器（370 针）和奔腾 4 处理器（478 针）。
图3.8PC-BGA封装的赛扬处理器OOI封装
OOI 是 OLGA 的简写。OLGA 代表了基板栅格阵列。OLGA 芯片也使用反转芯片设计，其中处理器朝下附在基体上，实现更好的信号完整性、更有效的散热和更低的自感应。OOI 有一个集成式导热器 (IHS)，能帮助散热器将
图3.9 OLGA封装CPU
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热量传给正确安装的风扇散热器。OOI 用于奔腾 4 处理器，这些处理器有 423 针。
PPGA封装
“PPGA”的英文全称为“Plastic Pin Grid Array”，是塑针栅格阵列的缩写，这些处理器具有插入插座的针脚。为了提高热传导性，PPGA 在处理器的顶部使用了镀镍铜质散热器。芯片底部的针脚是锯齿形排列的。此外，针脚的安排方式使得处理器只能以一种方式插入插座。
S.E.C.C.封装
“S.E.C.C.”是“Single Edge Contact Cartridge”缩写，是单边接触卡盒的缩写。为了与
图3.10 SECC封装的奔腾2处理器
主板连接，处理器被插入一个插槽。它不使用针脚，而是使用“金手指”触点，处理器使用这些触点来传递信号。S.E.C.C.被一个金属壳覆盖，这个壳覆盖了整个卡盒组件的顶端。卡盒的背面是一个热材料镀层，充当了散热器。S.E.C.C.内部，大多数处理器有一个被称为基体的印刷电路板连接起处理器、二级高速缓存和总线终止电路。S.E.C.C.封装用于有 242 个触点的英特尔奔腾II 处理器和有 330 个触点的奔腾II 至强和奔腾 III 至强处理器。
S.E.C.C.2 封装
S.E.C.C.2 封装与 S.E.C.C.封装相似，除了S.E.C.C.2 使用更少的保护性包装并且不含有导热镀层。S.E.C.C.2 封装用于一些较晚版本的奔腾II 处理器和奔腾 III 处理器（242 触点）。
S.E.P.封装
“S.E.P.”是“Single Edge Proceor”的缩写，是单边处理器的缩写。“S.E.P.”封装类似于“S.E.C.C.”或者“S.E.C.C.2”封装，也是采用单边插入到Slot插
图3.11 S.E.P.封装的处理器
槽中，以金手指与插槽接触，但是它没有全包装外壳，底板电路从处理器底部是可见的。
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“S.E.P.”封装应用于早期的242根金手指的Intel Celeron 处理器。
PLGA封装
PLGA是Plastic Land Grid Array的缩写，即塑料焊盘栅格阵列封装。由于没有使用针脚，而是使用了细小的点式接口，所以PLGA封装明显比以前的FC-PGA2等封装具有更小的体积、更少的信号传输损失和更低的生产成本，可以有效提升处理器的信号强度、提升处理器频率，同时也可以提高处理器生产的良品率、降低生产成本。
图3.12 PLGA封装的CPU 目前Intel公司Socket 775接口的CPU采用了此封装。
CuPGA封装
CuPGA是Lidded Ceramic Package Grid Array的缩写，即有盖陶瓷栅格阵列封装。其与普通陶瓷封装最大的区别是增加了一个顶盖，能提供更好的散热性能以及能保护CPU核心免受损坏。目前AMD64系列CPU采用了
图 3.13 CuPGA封装的AMD64处理器
此封装。
4.面向未来的封装技术
1994年9月，日本三菱电气三究出一种芯片面积/封装面积＝1：1.1的封装结构。其封装外形尺寸只比裸芯片大一点点。命名为：“芯片尺寸封装”，简称CSP（Chip Size Package或Chip Scale Package)CSP封装具有的特点：满足了LSI芯片出脚不断增加的需要；解决了IC裸芯片不能进行交流参数测度和老化筛选的问题；封装面积缩小到BGA的1/4甚到1/10，延迟时间大大缩图 3.14 CSP 小。能否将高集成度、高性能、高可靠的CSP芯片或专用集成电路芯片在高密度多层互联基板上用表面安装技术组装成为多种多样电子组件、子系统或系统。因此产生多芯片组件MCM（Multi Chip Model)。MCM的特点有：封装延迟时间缩小，易于实现组件高速化，缩小整机/组件组装尺寸和重量，一般体积减小1/4重量减轻1/3，可造性大大提高。
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第四章 微处理器电性能测试技术
4.1.1电性能测试的概念及作用
工艺描述:
电性能测试站点（CMT Configurable Modular Tester）全称可配置模块测试机组，主要可分为传送机和测试机两部分，传送机负责将元件输入输出测试机，而测试机则负责加载测试程进行各项性能测试并分出产品性能等级，测试机
图4.1电性能测试站点设备
和传送机一起协同工作，测试机运行测试程序，同时伴随着传送机将被测元件从测试区域和输入输出区域来回传送。电性能测试包括热测试和冷测试，测试过程中会将产品信息以代码形式记录在Work stream工作流系统中供后道使用。
电性能测试的工艺目的：
1.用具体设备的测试程序对组件进行电子检测 2.排除（筛选）带有制造缺陷的组件。
3.确保组件符合产品数据表中的性能规范。
4.将组件分类并根据性能 将其放入储存箱。
5.为工厂提供反馈信息，以支持不断改进。
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4.1.2电性能测试所需设备
（1）.Advantest 2000测试机:主要负责加载预先编制好的测试程序对CPU进行电气性能测试分离出失效元件并将失效数据发送给失效分析室工作人员作跟踪分析，而测试通过的产品将被分级，分级数据会被送入Work stream系统以备后道分Bin和锁频使用。
图 4.2 Advantest2000测试机
（2）.SummitHandler传送机
传送机负责将CPU输入输出测试机，并将输出的不同等级的产品放入不同的堆栈区，传送机又可以分为两部分，第一部分（PNP）负责元件抓取，送入送出；图4.3传送机
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第二部Turret分负责空间方向转换以及加热。
图4.4 PNP及Turret
（3）.测试接口TIU:将数目繁多的CPU引脚以线路方式接入测试机。
图4.5测试接口（TIU）
（4）料盘； （5）BIN卡； （6）ERGO车； （7）TIU数据库； （8）条型码读卡器； （9）盖盘
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2.材料
A.方案管理系统（RMS） B.封装测试流程单 C.后道流程单 D.手套
E.清洁的无尘净化布
4.1.3电性能测试流程
1准备
①操作机器所需要的个人防护设备:
表4.1 安全防护设备列表
②了解批次分类
表4.2 批次分类列表
③测试类型
表4.3 测试类型列表
2.处理批次
选择一个要处理的批次的流程如下：
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A：在工做流（WORKSTREAM）里输入《SLDS》命令来选择输送站点（DISPATCH STATION）
B：进入期望站点：对于合并SOCKET测试，输入CPBIC和CFCX以确认批次分别在高温和低温下测试。注意按照批次优先级选择即将测试的批次。
C；从指定的WIP区域找到批次和相应的批次号码，并将批次转移到传送机旁边待测试批次区域
D：清点料盘里元件的数量并检查是否有元件重叠。（果发现有元件数量与工作流中记录的不一致或有元件重叠情况，将这个批暂停给主管待其进一步调查。）
图4.6清点检查料盘
E：确保测试元件时设备的操作安全等级，并检查传送机的触摸屏右上方的运行模式是否和以下描述的一致：
（1）：控制模式 测试机 （2）：测试机模式 常规 （3）：系统模式 常规 （4）：ID读卡机 开ULT （5）：如果设备模式不是如上所示，联系L2以上的MT F：在工作流中（WS）中将批次装载到测试站点，任何情况下不允许将未测试的批次移入/出。回到SLDS界面输入你的期望站点在测试机上批次处输入“X”并回车；输入传送机的实体号码并回车；输入TST号码回车；点击SFK1退出窗口并返回到SLDS界面；在FIN或LOGN。
G：引入批次（扫描E-APO/ATPO） H：在CTSC中选择SUMMARY，确定开始SUMMARY I：待CTSC显示如下信息：“WAITING FOR HANDLER START TEST”
J：对所有需要接口流体（IF）的产品执行
图4.7检查接口流体
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以下监控，IF的针头，刻度和瓶子压力，这个设置需要在每一个翻班开始的时候完成。如果有问题联系L2以上的MT，L2以上的MT才能进行调整
K：加载空料盘和输入料盘。
图4.8将物料堆栈放入传送机
注意：只有输入料盘加载完毕并且ATL已经降到水平位置，ATL缓冲器（ BUFFER）才能降下
L：测试机开始元件测试，通过CTSC系统实时监控测试状态
图4.9 CTSC监控窗
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M：检查第一个测试通过的满盘元件的BENT PINS情况
N：监测输出站中最开始的100颗测试过的元件是否有任何放置位置不当，如果有超过3颗元件在料盘中放置的位置不当，立即停
图4.10检查元件PIN脚
机并通知L2以上的MT维修。从每500颗在输出堆栈中测试过的元件中取30颗元件进行周期性的目检，对无金属盖的产品，必须检查其元件DIE的表面是否有裂纹和划痕
O：当分类堆栈了或传送机完成了测试，输出堆栈中的料盘需取出 P：验证数量：从HANDLER卸载产品时，对堆栈中的元件执行100%的物理清点和目检，检查是否有任何流体污染和标记，（如果没有HIS盖子的产品还要检查DIE的裂纹）如果有以上情况，HOLD这个批次，通知主管并联系L2修理HANDLER。将PASS UNIT 10盘为一堆放入ERGO CAR中，上锁。REJECT UNITS用红色TRAY盘装并填写REJECT TAG交给UI REP。在WS中MOVE此LOT。输入输送站选中即将移出的批次并输入“X“在MOVE LOT界面上输入移出PASS数量，在LOSS CODE中填写REJECT数量，使用LTHL查看该LOT被MOVE到下一个站点的信息，确认实物与系统无误后，MT将此LOT送到下一站点的WIP区域。
3.预防性设备维护（PM）
为了时刻保持机器的良好工作状态必须定期对设备进行维护，称之为设备预防性维护。设备预防性维护分为月度、季度、半年度、年度四类，主要是对设备做清洁，校准诊断等工作，为了确保员工的人身安全问题，做设备维护时必须切断所有电源，并将，主开关上锁，上锁时附上
图4.11设备安全锁
自己的tag，以警示他人此设备正在进行维护，以免发生意外操作而导致的安全事故
37 成都电子机械高等专科学校 电子与电气工程系毕业设计论文
设备预防性维护所需要的工具
图4.12PM所使用的校准工具
设备维护流程
1.先在W/S系统中确定要做PM的机器， 2.改变机器的AEPT状态为PM格式， 3.将设备用BARRER围住，以警示他人， 4.对SUMMIT的 COF文件进行备份 5.关闭电源并锁定危险能量（电源），
6.设备清洁处理，并检查是否有液体泄露和线路安全隐患， 7.检查EMO是否正常，同时对TESTER的T2000系统进行全面诊断， 8.检查各种液体是否在正常范围内， 9.对HANDLER做局部校正， 10.完成以上后，开机
11.待正常启动后初始化机器并排除存在的故障，
38 成都电子机械高等专科学校 电子与电气工程系毕业设计论文
12.RUN不少于500颗的SET UP UNITS以检查设备的状态是否良好， 13.在完成500可SET UP UNITS和T2000的全面诊断后LOAN STD程序，RUN10颗STD，要求其全PASS，
14.更该AEPT状态并做系统，在W/S系统中将机器由DOWN状态改为UP状态 15.发送报告
16.做好6S完成此机器的PM，投入生产。
故障处理方针
当生产操作过程中机器出现问题时我们可以按照以下方针采取措施.
表4.3故障处理方针
39 成都电子机械高等专科学校 电子与电气工程系毕业设计论文
结论
微处理器经过30余年的发展，已形成了种类繁多、性能与功能各异的百花齐放局面，国产CPU芯片该如何切入如何发展，也是一个值得认真思考的问题。本文简要地回顾了微处理器的发展历史，介绍了通用微处理器的的制造和封装测试流程，分析了工艺技术的进步和应用需求的增长对微处理器结构设计的影响，并讨论了发展CPU芯片的关键点。
进入二十一世纪，当工艺技术进步到已经能够把应用所需要的足够多的晶体管放到一个芯片上的时候，微处理器的发展就主要是由应用来决定了。因为没有哪个体系结构在运行所有的应用时都能达到最优性能，因此处理器的设计者必需调整体系结构设计来适应目标应用的要求。市场根据成本、性能、功耗、规模、进入/退出市场的时间来影响体系结构的设计。应用领域的重要性（如军事）和流行程度（如Web应用和在线事务处理）也会产生新的市场需求。
目前，通用微处理器体系结构正面临着新的挑战和创新机遇。一方面，集成电路仍将按摩尔定律持续高速发展，预测到2011年，单片上可集成的晶体管数将达到14亿个，芯片的特征尺寸为50纳米，芯片的引脚数可达到6532个。另一方面，随着Internet的迅猛发展，移动计算逐渐成为一种非常重要的计算模式，这一新的计算模式迫切要求微处理器具有响应实时性、处理流式数据类型的能力、支持数据级和线程级并行性、更高的存储和I/O带宽、低功耗、低的设计复杂性和设计的可伸缩性；要求缩短芯片进入和退出市场的周期。在这种情况下，为了进一步开发应用问题中的并行性，有效地利用集成度的提高带来的海量晶体管资源，提高微处理器的性能，降低功耗，学术界和工业界开展了多个方面的研究与探索工作，寻求新的体系结构来适应新的市场和不断变化的应用需要,我们也看到了微处理器从制造到测试的每一个环节都显得尤为重要，因此，要发展微处理器技术应该在每一个层面都做出努力。
我们期待微处理器的发展能继续推动社会的进步，能继续改善人类的生活，同时也祝愿中国的微处理器技术能迈向世界舞台。
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参考文献：
《集成电路芯片制造原理技术》
《集成电路封装技术》
《微处理器制造工艺技术》
《微处理器前沿》
《CPU封装技术》
感谢：
英特尔产品（成都）提供的技术支持。
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