PLD可编程数字系统课程设计内容(电信10)
2020-03-02 20:09:15 来源：范文大全收藏下载本文
PLD可编程数字系统课程设计
一、设计题目：基于Verilog HDL的数字秒表和电子时钟设计
二、设计目的
1、掌握Verilog HDL用于数字逻辑系统的设计技术和方法；
2、掌握CPLD/FPGA器件的应用方法；
3、学习掌握EDA综合开发环境（如ALTERA公司的Quartus II等）下进行设计、仿真、综合、下载及调试的方法。
三、设计任务 基础部分：
1、设计用于体育比赛用的数字秒表功能，要求
⑴ 计时精度应大于1/100秒，计时器能显示1/100秒的时间；
⑵ 计时器的最长计时时间为1小时，为此需要一个6位的显示器，显示的最长时间为59分59.99秒。
2、设置有复位和启/停开关，要求
⑴ 复位开关用来使计时器清零，并做好计时准备；
⑵ 启/停开关的使用方法与传统的机械计时器相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关，计时中止。
3、采用Verilog HDL语言用层次化设计方法设计符合上述功能要求的数字秒表。
4、在此基础上增加电子时钟功能
（1） 加入一个模式开关按键，按一下，变为秒表模式，再按一下切换回电子时钟模式。
（2） 设计电子时钟，要求能够对当前时间进行设置。用6个数码管分别显示小时、分钟、秒钟。
（3） 同时要求能够设置闹钟时间，到达时间后蜂鸣器会响5秒钟。
加分部分：
5、加分任务：利用实验箱资源设计一个系统，加分的分数视系统的新颖性，功能和复杂程度而定。（新颖性体现在：如果多个人实现相同的系统，那么此系统的加分分数相应降低）
四、设计步骤
1、采用层次化设计方法将设计项目分为若干模块；
2、对各模块分别设计，写出行为描述的Verilog HDL源文件；
3、对所作设计进行功能仿真，通过有关波形确认设计是否正确；
4、完成全部设计后，通过实验箱下载验证课题设计的正确性。
五、课程设计报告要求
1、设计目的、任务；
2、设计步骤；
3、根据分层方法进行模块设计，写出各模块Verilog HDL源代码；
4、记录综合、仿真、调试过程及结果；
5、总结所做设计及设计方法；
6、自我鉴定（实验报告册封底对应栏）。
六、时间安排
12节课 34节课 56节课 78节课
第一周周一 1班 1班 2班 3班 周二 2班 2班 3班 1班
周三 3班 3班 1班 2班
周四 1班 1班 2班 3班
周五 2班 2班 3班 1班
第二周周一 3班 3班 1班 2班
周二 1班 1班 2班 3班
周三 2班 2班 3班 1班
周四 3班 3班 1班 2班
周五 1班同学答辩 2班同学答辩 3班同学答辩
七、考核方法
该课程设计成绩由三部分组成，即平时、考核测试及报告成绩，分别占15％，70%，15%。整个设计分为基础部分和加分部分，最后一天进行答辩，答辩中老师会进行提问，最终成绩视回答情况而定。完成基础部分后可以设计加分部分，根据设计的情况进行加分。
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